Ipinakita ng SemiAnalysis Teardown na ang SMIC N+3 process ay katumbas ng density ng TSMC N6

Isinulat ng Chaoxiang Research

Sa larangan ng reverse engineering ng semiconductor, pinamumunuan ng TechInsights nang ilang dekada. Noong nakaraang linggo, opisyal na inilabas ng SemiAnalysis ni Dylan Patel ang kanilang unang pampublikong teardown report mula sa STEEL Laboratory (Teardown Engineering & Evaluation Lab), na tumutok sa isa sa pinakamalaking chip sa mundo, ang Kirin 9030 Pro na ginagamit sa Huawei Mate 80 Pro, na gumagamit ng pinakamataas na N+3 process ng SMIC.

Ang panahon ay may malalim na kahulugan. Ang TechInsights ay nasa proseso ng pagbebenta sa isang private equity firm, habang ang kita ng SemiAnalysis ay napatunayang higit na mataas kaysa sa matandang puno. Pumili si Dylan ng punto na ito upang maglaban, gamit ang isang teknikal na detalyadong pagsusuri kasama ang mga real-time na larawan ng chip mula sa laboratoryo sa Oregon.

Ang pamagat ng ulat ay isang bomba: ang pinakamaliit na metal pitch (M0 pitch) ng SMIC N+3 ay 32.5nm lamang, mas maliit kaysa sa 36nm ng pinakabagong proseso ng Intel na 18A na ginagamit sa Panther Lake processor.

Nakakamit ng SMIC ang mas maliit na metal pitch nang walang EUV lithography machine kaysa sa Intel?

Sapat ang pamagat na ito upang magdulot ng malaking ingay sa buong industriya ng semiconductor, ngunit agad nang pinagbawalan ng SemiAnalysis sa pangalawang talata ng kanilang ulat na ito ay isang "cherry picked metric," isang pinili nang may layunin na indikador.

Ang artikulong ito ay magpapaliwanag sa iyo ng report na ito,

Ang N+3 process ng SMIC ay talagang nakasabay sa N6 ng TSMC sa density ng transistor.

Ang STEEL Laboratory ay nakapag-measure ng Bohr density ng N+3 na 113.4 MTr/mm² sa pamamagitan ng TEM (Transmission Electron Microscopy) cross-sectional analysis, na kaunting mas mataas kaysa sa 107.7 MTr/mm² ng TSMC N6. Ang cell height ay bumaba mula sa 252nm sa N+2 patungo sa 228nm, at ang contact gate pitch (CGP) ay bumaba mula sa 63nm patungo sa 57nm. Kapag pinagsama ang mga numero na ito, nangangahulugan ito na ang SMIC, nang walang EUV, ay nakamit ang logic density na katumbas ng mature 7nm tier ng TSMC gamit ang pure DUV lithography.

Ano ang gastos?

Ang M0 layer ng SMIC ay gumagamit ng self-aligned quadruple patterning (SAQP), kung saan ang isang pattern sa photomask ay binubuo sa pamamagitan ng apat na proseso upang makamit ang mas maliit na linya. Ang台积电 N6 naman ay kailangan ng only double patterning (SADP) sa parehong layer. Ang quadruple ay nangangahulugan ng mas maraming photomasks, mas mataas na pagkakatumpak sa alignment, mas kumplikadong proseso, at mas mataas na gastos.

Kita ng SemiAnalysis sa cross-section ang gastos ng SAQP: ang M0 trench ng N+3 ay may malinaw na inverted trapezoidal profile (mas maliit ang base kaysa sa itaas), at may malinaw na bandang may mataas na konsentrasyon ng barrier layer sa ibaba ng trench. Bagaman tumutulong ang ganitong anyo sa pagpuno ng bakal, ang pagkontrol ng proseso ay tumataas nang malaki sa espasyo ng 32.5nm.

Gamitin ang isang metapora na maunawaan ng isang trader: ang SMIC ay gumagawa ng mga perang may parehong halaga, ngunit ang bawat isa ay may gastos sa pag-print na ilang beses ang dami ng TSMC, at mas malaki ang panganib sa yield. Pareho ang density, magkaiba ang ekonomiks.

Ang kakayahan ng Huawei HiSilicon sa pagdisenyo ng chip ay isang kuwento sa ibang antas.

Batay sa laki ng chip, ang Kirin 9030 ay halos pareho sa nakaraang 9020 (tungkol sa 140mm²), ngunit mas maraming komponente ang naisaklaw: ang CPU ay na-upgrade mula sa 1 malaking core + 3 katamtamang core patungo sa 1 malaki + 4 katamtaman, ang GPU computing units ay tumataas mula sa 4 patungo sa 6, at ang NPU ay may karagdagang Tiny core, habang ang lahat ng cache levels ay pinapalawig. Ang pagtaas ng density sa N+3 ay nagbigay-daan sa Huawei na isaklaw ang mas maraming logic units sa parehong laki ng chip.

Sa performance, ginamit ng STEEL Laboratory ang mga publikong benchmark data upang malinaw na ipakita ang posisyon: ang GPU performance ng Kirin 9030 (Maleoon 935) ay halos katumbas ng flagship mula sa 2022, na may 70% pagtaas sa 3DMark WLE benchmark kumpara sa nakaraang henerasyon, at kaunting labis sa Snapdragon 8+ Gen 1, ngunit may pagkakaiba ng 2.4 hanggang 2.6 beses kumpara sa kasalukuyang flagship na Snapdragon 8 Elite Gen 5.

Ang sitwasyon ng CPU ay mas nagpapakita ng problema. Ang IPC (instructions per cycle) ng malaking core na TaiShan Prime ay nasa antas ng Arm Cortex-X2, isang disenyo mula sa 2021. Ang Apple M1 Firestorm core na ipinakilala noong 2020, ay may IPC na 35% mas mataas. Ang pinakabagong Apple M5 P-core, ay may IPC na 60% mas mataas, at ang absolute performance ay 2.7 beses.

Ang pinagmulan ng pagkakaiba ay hindi sa disenyo, kundi sa proseso. Ginagamit ng Apple at Qualcomm ang TSMC N4 at N3P, na may pangunahing kahusayan sa curve ng boltahe-palakas: mas maraming transistor ang maaaring ilagay sa parehong sukat, at mas mataas na palakas ang maaaring maabot sa parehong pagkawala ng enerhiya. Ang antas ng pangunahing disenyo ng Huawei ay katumbas ng isang henerasyon na nangunguna sa industriya, ngunit nakakulong sa isang proseso na dalawang henerasyon na ang nakalipas.

Ang pinakamalikhaing bahagi ng ulat ay ang τ scaling law at ang LogicFolding roadmap na ipinakilala ng Huawei sa konperensya ng ISCAS noong 2026.

Ang tradisyonal na pagpapaliit ng semiconductor ay nagpapalawak sa dalawang dimensyon: pagpapaliit ng transistor at pagpapalalawig ng mga metal line. Ang Batas ni Moore ay nagpatuloy nang ilang dekada, at sa kanyang core ay nagsasagawa lamang ito ng gawaing ito. Ang τ-scaling na ipinakilala ng Huawei ay naglilipat ng layunin mula sa espasyal na domain patungo sa panahon na domain, kung saan ang pangunahing layunin ay ang pagpapabilis ng gastos sa panahon para sa paggalaw at pagproseso ng data, kabilang ang delay sa pagpapalit ng transistor, delay sa pagpropaganda ng signal, at delay sa computation at storage.

Ang LogicFolding ay ang inhenyerong implementasyon ng teoryang ito. Sa simpleng salita, hinahati ang iisang logic module sa dalawang layer—ibaba at itaas—na pinagkakasundo nang magkakaparito at pinagsasambing sa pamamagitan ng hyper-fine pitch hybrid bonding. Ang direktaing benepisyo nito ay ang pagpapahaba ng pinakamahabang signal path. Sa modernong chip, malaking bahagi ng power at latency ay ginagastusin sa pagpapalakas ng mahabang wiring at relay buffers. Pagkatapos mong i-vertical fold ang logic, mababawasan ang critical path, tataas ang frequency, at bababa ang power consumption.

Binigyan ng Huawei ang isang agresibong roadmap: ang frequency ng malaking core ng Kirin 9030 ay 2.75GHz, na nagsagawa na ng 3.39GHz sa laboratorio, at ang layunin ay makamit ang 5GHz noong 2031, habang ginagamit ang 3D stacking upang maabot ang katumbas na density sa 295 MTr/mm², na nakatutok sa antas ng TSMC 14A.

Nakakapagbantay ang SemiAnalysis. Itinuturo nila na iba ang paraan ng Huawei sa pagkalkula ng density kaysa sa tradisyonal na foundry: ang density ng 3D stacking ay kalkulahin batay sa area ng package, kung saan ang maraming layer ng aktibong logika ay iinimbak nang magkasama, na nagdudulot ng mas mataas na numero. Kung gagamitin ang parehong paraan para sa AMD MI450X (N2 top layer + N3P bottom layer), ang teoretikal na density ay umabot sa 460.2 MTr/mm², na mas mataas kaysa sa layunin ng Huawei para sa 2031.

Ngunit ang direksyon mismo ay dapat bigyan ng pansin. Habang naglalakad ang Huawei sa daang ito, ito ay nagtatanggol sa mga gawain ng contract manufacturer sa sarili ng system design company sa ilalim ng mga limitasyon sa proseso. Ang AMD V-Cache ay gumagawa ng 3D stacking sa cache, habang ang AMD MI350X ay naglilipat ng IO at interconnect sa ilalim na chip; ang gagawin ng Huawei ay mas malalim—hahatiin nito nang direkta ang parehong logic block at ipapalaganap ito nang patayo, na isang hamon sa inhinyeriya na nasa ibang antas.

Ang huling konklusyon ng SemiAnalysis ay direktang nagpapahiwatig: ang mga pagsasara sa pag-export ay hindi nagpigil sa pag-unlad ng mga chip ng China, ngunit nagbago sa landas at gastos ng pag-unlad.

Ang N+3 ng SMIC ay nagpapatotoo na maaaring maabot ang logic density ng N6 nang walang EUV. Ngunit mas mataas ang gastos, mas kumplikado ang proseso, at mas mahirap kontrolin ang yield. Habang bumababa, lalong tumataas ang marginal difficulty: mas maraming mask, mas mahigpit na overlay accuracy, at mas mahal na multi-patterning. Teoretikal na maaaring maabot ng N+4 ang 137.8 MTr/mm² (kasing antas ng TSMC N5), at kung idadagdag ang backside power delivery sa N+5, maaari itong maging malapit sa Intel 18A HP library. Ngunit bawat hakbang ay mas mahirap, mas mahal, at may mas maliit na puwang para sa error.

Samantala, ang mga proseso ng SMIC na N+2 at N+3 ay nagpapalipat patungo sa Hua Hong, at maaaring maging mga benepisyaryo ang mga kumpanya ng disenyo tulad ng Alibaba Pingtouge at Cambricon. Ang kaalaman sa paggawa ng chip ay nagpapalaganap mula sa isang tanging fab patungo sa ecosystem, na nagpapalabo pa higit pa sa epekto ng mga parusa laban sa isang tiyak na kumpanya.

Sa design side, ang Huawei at ang Peking University ay nagpapalawak na ng isang lokal na EDA tool prototype para sa LogicFolding. Hindi ito katumbas ng pagpapalit sa buong tool chain ng Synopsys at Cadence, ngunit ang lokal na EDA ay umuunlad patungo sa direksyon ng "co-optimization ng arkitektura, proseso, at packaging".

Isang interesanteng detalye: Sa pag-deconstruct ng STEEL, natuklasan na ang DRAM ng Kirin 9030 Pro ay galing sa Samsung (K4L2E165YD, LPDDR5X-9600, 1a process node), habang ang 16GB Pro Max variant ay nagtatampok ng mga封装 mula sa Samsung at ChangXin Memory Technologies (CXMT). Ang petsa ng paggawa ng chip ni CXMT ay nakalagay sa 45th week ng 2025, at ang density ng proseso nito ay katumbas ng industriyal na 1z level. Ito ay nangangahulugan na ang mga chip ng imbakan mula sa China ay nagsisimula nang pumasok sa supply chain ng flagship ng Huawei, bagaman ang proseso ay patuloy na nasa isang hanggang dalawang henerasyon ang liko sa Samsung at SK Hynix.

Para sa mga investor, ang tunay na signal na dapat sundin ay kung ang 3D stacking roadmap ng Huawei ay maaaring magdulot ng sapat na antas ng pagganap sa mga aplikasyon tulad ng mga mobile phone, AI inference, at network equipment, nang may kontroladong gastos.

Kapag sapat na ang pagkakaroon, babaguhin ang strategic value ng supply chain na ito.